Huaweis Tau (τ)-Gesetz: Halbleiter-Skalierung ohne modernste Lithografie neu gedacht

Datum: 28.05.2026 | Lesezeit: ~25 Min.

Halbleiter-Wafer unter dem Mikroskop

Zusammenfassung

Am 25. Mai 2026, auf der IEEE ISCAS 2026 in Shanghai, stellte He Tingbo — Präsidentin von Huaweis Halbleitersparte — das Tau (τ)-Skalierungsgesetz vor. Zum ersten Mal schlägt ein chinesisches Unternehmen ein Leitprinzip für die globale Halbleiterindustrie vor.

In derselben Woche läuft Huaweis Ascend 910C — 800 TFLOPS FP16, rund 80 % von Nvidias H100 — in Massenproduktion und treibt groß angelegte KI-Bereitstellungen an. Der kommende Ascend 910D zielt darauf ab, den H100 vollständig zu übertreffen.

Zwei Dinge gleichzeitig: ein neuer theoretischer Rahmen, und Chips, die in Serie gehen. Das ist Huaweis zweigleisige Antwort auf die US-Sanktionen.

Dieser Artikel behandelt:

Mathematische Grundlagen des τ-Gesetzes
LogicFolding — 3D-Chip-Architektur ohne fortgeschrittene Lithografie
Ascend 910C/910D vs. Nvidia H100/H200 Benchmarks
Die eskalierende Chip-Krieg zwischen USA und China

1. Das Mooresche Gesetz hat keine Straße mehr

60 Jahre lang regierte das Mooresche Gesetz die Branche: Transistorzahlen verdoppeln sich alle 18–24 Monate durch geometrische Miniaturisierung.

Diese Ära endet. Drei Maürn:

1.1 Physik: Quantentunneln

Unterhalb von 3 nm bestehen Transistor-Gates aus wenigen Dutzend Siliziumatomen. Elektronen tunneln durch isolierende Barrieren. Ergebnis: unkontrollierbare Leckströme, überschüssige Wärme, Instabilität.

Die harte Untergrenze liegt bei etwa 1,5 nm. Darunter funktionieren konventionelle Transistoren nicht mehr.

1.2 Ökonomie: Die Kostenwand

Prozessknoten	Fab-Investition	Design-Kosten pro Chip
28nm	~6 Mrd. $	~50 Mio. $
7nm	~15 Mrd. $	~200 Mio. $
3nm	~20 Mrd. $	500 Mio.–1 Mrd. $
2nm	~28 Mrd. $ (prognostiziert)	>1 Mrd. $

Eine einzelne 3nm-Fabrik kostet fast 20 Milliarden Dollar. Ein Tape-out übersteigt 100 Millionen. Nur TSMC und Samsung können sich die Spitzenkante leisten. Der ökonomische Motor, der das Mooresche Gesetz zur selbsterfüllenden Prophezeiung machte, stottert.

1.3 Leistung: Abnehmende Erträge

Bei fortschrittlichen Nodes dominiert Leckstrom die dynamische Leistung. Kosten pro Transistor sinken nicht mehr. Leistung pro Watt schrumpft mit jedem Shrink. Die Branche braucht ein neues Paradigma.

2. Das Tau (τ)-Gesetz: Vom Raum zur Zeit

2.1 Kernprinzip

Das τ-Gesetz formuliert den Halbleiterfortschritt neu. Statt räumlicher Dichte (Transistoren/mm²) optimiert es zeitliche Effizienz — die Signallaufzeit über den gesamten Computing-Stack hinweg.

τ (Tau) ist die Zeitkonstante in der Physik. Huawei schlägt sie als universelles Optimierungsziel für die gesamte Hierarchie vor.

2.2 Die Mathematik

$\tau = f(\tau_{\text{transistor}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{system}})$

Wobei:

$\tau_{\text{transistor}}$ — Intrinsische Schaltverzögerung (Pikosekunden)
$\tau_{\text{circuit}}$ — RC-Laufzeit entlang kritischer Pfade
$\tau_{\text{chip}}$ — Speicherzugriff und On-Chip-Interconnect-Latenz
$\tau_{\text{system}}$ — End-to-End-Nachrichtenlaufzeit über das Rechenzentrum

Dieses τ umspannt rund 12 Größenordnungen in der Zeit (Pikosekunden bis Sekunden).

Generationsskalierung:

$\tau_{n+1} = \frac{\tau_n}{\alpha}$

Der Skalierungsfaktor α ist Workload-abhängig — nicht universell:

Workload-Typ	α (Jährlicher Skalierungsfaktor)
Leistungsbeschränktes Mobile	~1,3×
Sicherheitskritisches Autonomes Fahren	~1,5×
KI-Training und Inferenz	~10×

Für KI — wo Durchsatz gleich Umsatz ist — ermöglicht das τ-Gesetz 10× jährliche Verbesserung. Weit jenseits dessen, was Geometrie allein liefern könnte.

2.3 Warum τ als einheitliche Metrik funktioniert

Aus He Tingbos ISCAS-Paper “A Time Scaling Theory for Multi-Layer Electronic Systems”:

“Frequenz, Latenz, Bandbreite und Durchsatz — auf jeder Ebene werden diese durch τ bestimmt. Prozesstechniker, Schaltungsdesigner und Systemarchitekten können über dieselbe Größe in denselben Einheiten diskutieren.”

Eine Metrik über vier Ebenen. Das ist der Schlüssel. Bisher optimierte jede Disziplin lokale Metriken, die nicht komponierten.

2.4 Der Vier-Ebenen-Co-Optimierungs-Stack

Ebene	Optimierungsziel	Schlüsseltechniken
Bauelement	Minimiere τ_transistor	Mobilitätssteigerung, Strain-Engineering, GAA, parasitäre R/C-Reduktion
Schaltung	Minimiere RC-Verzögerung	LogicFolding (3D-Stacking), Low-κ-Dielektrika, kürzere kritische Pfade
Chip	Minimiere Rechen- + Speicher-τ	Software-Architektur-Silizium-Co-Design, workload-gesteürte Pipeline
System	Minimiere End-to-End-Nachrichten-τ	UnifiedBus (灵衢), optische Interconnects, einheitliche Speicheradressierung

3. LogicFolding: 3D ohne EUV

3.1 Von Vororten zu Wolkenkratzern

LogicFolding ist das Kronjuwel. Es verändert, wie Schaltungen angeordnet werden.

Traditionelles 2D: alle Komponenten auf einer flachen Ebene. Signale legen weite laterale Distanzen zurück. Stau auf kritischen Pfaden. Energieverschwendung beim Daten-Shuttling über den Die.

LogicFolding: stapelt planare Schaltungen vertikal. Als würde man eine eingeschossige Vorstadt gegen ein Hochhaus mit Expressaufzügen tauschen. Signale legen kürzere Distanzen zurück. Geringere resistive und kapazitive Lasten. Schnelleres τ.

3.2 Kirin 2026: Erster Beweis

Huawei demonstrierte LogicFolding im kommenden Kirin 2026 Mobilprozessor:

Metrik	Kirin 2025 (2D)	Kirin 2026 (LogicFolding)	Verbesserung
Transistordichte	155 MTr/mm²	238 MTr/mm²	+53,5 %
Performance-Core-Takt	~2,6 GHz	3,1 GHz	+19 %
Energieeffizienz	Basislinie	+41 %	+41 %
Prozess	SMIC 7nm	SMIC 7nm (gleicher Node)	—

Gleiche Fab. Gleicher Node. 53,5 % Dichtezuwachs. Das sind drei Jahre traditioneller geometrischer Skalierung in einem Schritt — allein durch Architektur erreicht.

3.3 Kirin-Roadmap bis 2031

Bis 2031 projiziert Huawei eine Dichte, die einem 1,4nm-Prozess entspricht — durch architektonische Innovation, nicht lithografische Schrumpfung.

4. Ascend 910C/910D vs. Nvidia H100

Das τ-Gesetz ist das langfristige Spiel. Die kurzfristige Offensive wird jetzt ausgeliefert.

4.1 Spezifikationen

Spezifikation	Ascend 910C	Nvidia H100 SXM	Nvidia H20 (China)
Prozessknoten	SMIC 7nm N+2	TSMC 4N (5nm)	TSMC 4N (5nm)
Transistoren	53 Mrd.	~80 Mrd.	~80 Mrd.
Architektur	Da Vinci (Dual-Die)	Hopper	Hopper
FP16/BF16	~752 TFLOPS	989 TFLOPS	296 TFLOPS
FP8	1.504 TFLOPS	1.979 TFLOPS	592 TFLOPS
INT8	1.504 TOPS	3.958 TOPS	592 TOPS
Speicher	128 GB HBM2e	80 GB HBM3	96 GB HBM3
Speicherbandbreite	3,2 TB/s	3,35 TB/s	4,0 TB/s
TDP	~310–500W	700W	400W
Interconnect	HCCS (392 GB/s)	NVLink 4 (900 GB/s)	NVLink 4 (900 GB/s)
vs. H100	~76–81 %	100 % (Basislinie)	~30 %
Chip-Logikfläche	~1,6× H100	Basislinie	Basislinie
Inländischer Anteil	>90 %	N/A	N/A
Stückpreis (geschätzt)	~2.500–3.000 $	~25.000–30.000 $	~12.000–15.000 $

4.2 Wo der 910C gewinnt, wo er zurückliegt

Gewinnt:

128 GB Speicher vs. H100s 80 GB — relevant für Large-Model-Inferenz
Kosten: etwa 10× günstiger
Software-Hardware-Co-Optimierung: CANN-Framework + CloudMatrix-Super-Nodes treiben Inferenzeffizienz über die Rohdaten hinaus

Liegt zurück:

Architektureffizienz: Logik-Die-Fläche ~60 % größer als H100 bei ähnlicher Leistung
Speicherbandbreite: knapp dahinter (3,2 vs. 3,35 TB/s) — Engpass für Training
Ökosystem: CANN/CUNN vs. CUDA — erhebliche Lücke bei Tooling und Bibliotheken
Training-Workloads: weniger optimiert für anhaltendes Training

4.3 CloudMatrix 384: Super Node

CloudMatrix 384 — 384 Ascend 910C NPUs — liefert:

Prefill-Durchsatz: 6.688 Tokens/s pro NPU
Decode-Durchsatz: 1.943 Tokens/s pro NPU (<50ms TPOT)
Recheneffizienz: 4,45 Tok/s/TFLOPS Prefill, 1,29 Tok/s/TFLOPS Decode

Diese Effizienzwerte übertreffen optimierte H100-Bereitstellungen (3,75 und 1,10). Full-Stack-Co-Optimierung in Aktion.

4.4 Ascend 910D: Angriff auf die Spitze

Spezifikation	Ascend 910D (prognostiziert)	Nvidia H100	Nvidia B200
Prozess	SMIC 7nm N+2 (verbessert)	TSMC 5nm	TSMC 4nm
FP16	1.000+ TFLOPS	989 TFLOPS	~2.250 TFLOPS
Speicher	192 GB HBM3	80 GB HBM3	192 GB HBM3e
TDP	~350–450W	700W	1.000W
Ziel	H100 übertreffen	Basislinie	Next-Gen

910D im Sampling bei ByteDance, Baidu, Alibaba und China Mobile. Massenproduktion voraussichtlich Ende 2025.

AI-Server-Racks im Rechenzentrum

5. Die geopolitische Ebene: Sanktionen vs. Resilienz

5.1 Eskalations-Zeitstrahl

Am 13. Mai 2025 gab das BIS (Bureau of Industry and Security) eine beispiellose Anweisung heraus:

“Die Nutzung von Huaweis Ascend-Prozessoren (910B, 910C, 910D) irgendwo auf der Welt ohne Lizenz stellt einen Verstoß gegen US-Exportkontrollen dar.”

Extraterritoriale Gerichtsbarkeit über jegliche Nutzung von Huawei-KI-Chips weltweit.

5.2 Huaweis sanktionssichere Lieferkette

Komponente	Inländischer Lieferant	Status
Chip-Design	Huawei HiSilicon	100 %
Foundry (7nm)	SMIC	Aktive Produktion
Advanced Packaging	JCET / Tongfu Micro	>80 %
HBM-Speicher	CXMT / YMTC (HBM2e)	In Entwicklung
EDA-Tools	Huawei + inländische EDA	~40 %
Fotolack	JSR China / inländisch	Reift
KI-Framework	CANN / MindSpore	Funktionale CUDA-Alternative

Schlüsselzahlen:

90 %+ Chip-Lokalisierung für Ascend 910C
381 Chips nach τ-Prinzipien in 6 Jahren designt
SMIC 7nm N+2 Ausbeute: ~20 % (2024) → 40–50 % (2025)
Monatliche Produktion: ~2,6K Wafer für Ascend

5.3 Stakeholder-Karte

6. UnifiedBus (灵衢): Ein Protokoll für das Rechenzentrum

Ein kritisches, aber wenig diskutiertes Stück des τ-Gesetzes: UnifiedBus.

6.1 Das Turmbau-zu-Babel-Problem

Aktülle Rechenzentrums-Interconnects sind ein Flickenteppich:

PCIe für Chip-zu-Chip
NVLink/CXL für GPU-Speicher-Pooling
InfiniBand/RoCE für Server-zu-Server
Ethernet für Management

Jede Übersetzung fügt 500–1000× Overhead über die reine Leitungsverzögerung hinzu.

6.2 Ein Stack

UnifiedBus ersetzt den Flickenteppich durch ein einziges Protokoll, das von On-Chip-Bussen bis zu Rack-übergreifenden optischen Links reicht:

Eigenschaft	Traditionell	UnifiedBus
Protokoll-Stack	Mehrere (PCIe + NVLink + IB + Eth)	Einheitlicher Stack
Speichermodell	DMA-basiert, Treiber-vermittelt	Native Speichersemantik
Latenz (Rack-zu-Rack)	~10–50 μs	~1–5 μs
Physische Reichweite	Kupfer: ~2m	Optisch: 100–200m
Ressourcenmodell	Feste Zuweisung	Vollständige Poolisierung
Failover	Sekunden	Subsekunden

Über 300 Atlas 900 Super Nodes mit UnifiedBus 1.0 seit März 2025 ausgeliefert. Die UnifiedBus 2.0-Spezifikation ist Open Source.

7. Marktauswirkungen

7.1 Aktienbewegungen (26. Mai 2026)

Unternehmen	Veränderung
SMIC	+17–19 %
Hua Hong Semiconductor	+20 %
JCET	+12 %
Naura Technology	+15 %
Nvidia	-2,3 %

7.2 Was Analysten sagen

Futurum Group (optimistisch):

“Das Tau-Skalierungsgesetz und LogicFolding markieren Chinas bisher ambitioniertesten Versuch, den Halbleiterfortschritt zu eigenen Bedingungen neu zu definieren.”

Omdia / The Register (skeptisch):

“Huaweis Behauptungen sind mehr Branding als Durchbruch. LogicFolding ist eine Design-Innovation, aber Chips zu bauen, die auf einem bestimmten Niveau funktionieren, und tatsächlich Millionen mit akzeptabler Ausbeute herzustellen, sind verschiedene Probleme.”

虎嗅 / Huxiu (ausgewogen):

“Das τ-Gesetz ist nicht aus dem Nichts entstanden. Von Nvidia bis TSMC, von AMD bis SK Hynix — die gesamte Branche erforscht diese Richtung seit einem Jahrzehnt. Huaweis Beitrag ist die Formalisierung dieser Erkundung in einen klaren Rahmen — das erste derart systematische Prinzip eines chinesischen Unternehmens.”

7.3 Wettbewerbslandschaft

8. Die DeepSeek-Verbindung

DeepSeek — das chinesische KI-Labor, dessen R1- und V3-Modelle die globale LLM-Ökonomie erschütterten — betreibt erhebliche Inferenzkapazität auf Huaweis CloudMatrix.

8.1 Inferenz-Ökonomie

Metrik	DeepSeek auf Ascend 910C	DeepSeek auf Nvidia H800
Inferenzkosten (V3)	~1 CNY / 1M Tokens	~7 CNY / 1M Tokens
Inferenzkosten (R1)	~4 CNY / 1M Tokens	~20+ CNY / 1M Tokens
Prefill-Effizienz	4,45 Tok/s/TFLOPS	3,96 Tok/s/TFLOPS
Decode-Effizienz	1,29 Tok/s/TFLOPS	1,17 Tok/s/TFLOPS

10× Kostenvorteil bei der Inferenz. Wenn Software für die Hardware co-optimiert wird — CANN, CUNN-Kernel, benutzerdefinierte Operatoren — schrumpft die effektive Lücke dramatisch.

8.2 Full-Stack-Synergie

9. Kritische Bewertung: Was real ist, was Projektion

Behauptung	Belegstatus	Bewertung
τ-Gesetz-Rahmenwerk	Auf IEEE ISCAS veröffentlicht	Peer-reviewed; solide Grundlage
381 Chips in Massenproduktion	Huawei-Offenlegung	Plausibel; mehrere Produktlinien
LogicFolding 53,5 % Dichtezuwachs	Kirin 2026 Daten	Unverifiziert; Launch Herbst 2026 wird validieren
1,4nm-Äquivalent bis 2031	Projektion	Ambitioniert; hängt von Multi-Lagen-Folding ab
Ascend 910C bei 80 % des H100	Unabhängige Schätzungen	Analysten-Konsens; durch DeepSeek validiert
CloudMatrix-Effizienz > H100	Veröffentlichte Benchmarks	Konkurrenzfähig für MoE-Inferenz; Trainingslücke bleibt

Schlüsselrisiken

Fertigung: SMIC 7nm-Ausbeute (40–50 %) weit unter TSMC (>80 %). Ohne EUV ist das Unterschreiten von 7nm brutale Ökonomie.
Speicher-Engpass: HBM3/HBM3e unter Sanktionen nahezu unmöglich zu beschaffen. CXMTs inländisches HBM noch im Frühstadium.
Ökosystem-Lücke: CANN/CUNN ist funktional. Nicht CUDA. Das „One-Line-Import”-Migrationsversprechen ist optimistisch für komplexe Modelle.
Die-Fläche: Ascend 910C Chipfläche ~60 % größer als H100. Architektur ist weniger effizient pro Transistor.
Marktzugang: US-Sanktionen begrenzen Ascend auf China + befreundete Märkte (Naher Osten, Russland, Teile Südostasiens).

10. Wohin das führt: Fünf Szenarien bis 2030

Konvergenz: Huawei holt durch inländisches EUV oder Sanktionslockerungen auf. Abstand schrumpft auf <1 Generation.
Anhaltende Bifurkation: Zwei parallele Ökosysteme. China dominiert Inland + Belt & Road. Der Westen hält den globalen Premium-Markt.
Westlicher Vorsprung: TSMC erreicht 1nm mit GAA/CFET. Architektur kann nicht kompensieren. Huawei fällt 3+ Generationen zurück.
Paradigmenwechsel: τ-Gesetz-Prinzipien werden branchenweit übernommen. Architektonische Innovation wird primärer Hebel. Prozessknoten zählt weniger.
Vollständige Entkopplung: Komplette Trennung. China erreicht Selbstversorgung um den Preis von 5–10 Jahren Verzögerung. Globale Innovation verlangsamt sich.

11. Ein Regel-Macher, kein Mitläufer

Das τ-Gesetz ist mehr als ein technisches Paper:

Wissenschaftlicher Beitrag: Peer-reviewed-Rahmenwerk für Post-Moore-Optimierung
Ingenieursstrategie: 381 kommerzielle Chips bereits unter seinen Prinzipien produziert
Geopolitisches Signal: US-Sanktionen katalysierten statt lähmten chinesische Halbleiterinnovation
Industrie-Einladung: UnifiedBus 2.0 ist Open Source

Der Ascend 910C — ~80 % der H100-Leistung zu ~10 % der Kosten — beweist, dass architektonischer Einfallsreichtum Prozessknoten-Nachteile ausgleichen kann. Der 910D zielt darauf ab, die Lücke vollständig zu schließen.

Antworten, die wir in den nächsten fünf Jahren erhalten, werden bestimmen, ob das τ-Gesetz dem Mooreschen Gesetz an historischer Bedeutung ebenbürtig ist:

Kann SMIC 70 %+ Ausbeute bei 7nm erreichen und auf 5nm vorstoßen?
Wird der Kirin 2026 LogicFolding diesen Herbst einlösen?
Kann CANN die Ökosystem-Lücke zu CUDA schließen?
Wird das 1,4nm-Äquivalent-Ziel für 2031 erreicht?

Eines ist bereits klar: Huawei hat sich vom 追赶者 (Mitläufer) zum 规则制定者 (Regel-Macher) gewandelt.

Wie He Tingbo auf der ISCAS 2026 sagte:

“We believe that openness and collaboration are key to driving ongoing progress in the semiconductor industry. No single company can independently find all the answers along the path of semiconductor evolution.”

Das τ-Gesetz ist Huaweis Antwort. Der Rest der Branche entscheidet nun, ob sie sich mit der Frage auseinandersetzt.

Anhang A: Schlüsselformeln

Zeitkonstanten-Zerlegung

$\tau_{\text{total}} = \sqrt{\tau_{\text{transistor}}^2 + \tau_{\text{circuit}}^2 + \tau_{\text{chip}}^2 + \tau_{\text{system}}^2}$

τ auf Schaltungsebene:

$\tau_{\text{circuit}} = R_{\text{wire}} \cdot C_{\text{total}} = \frac{\rho \cdot L}{A} \cdot \left(\epsilon_{\text{ox}} \cdot \frac{A}{t_{\text{ox}}} + C_{\text{parasitic}}\right)$

LogicFolding reduziert $L$ (Leitungslänge) um 50–90 %, wodurch $\tau_{\text{circuit}}$ direkt sinkt.

Transistordichte-Äquivalenz

$\rho_{\text{effective}} = \rho_{\text{physical}} \times \left(1 + \sum_{i=1}^{n} f_i \cdot \eta_i\right)$

Für Kirin 2026 ( $n=2$ , $f=0,55$ , $\eta=0,95$ ):

$\rho_{\text{effective}} = 155 \times (1 + 0,55 \times 0,95) \approx 238 \text{ MTr/mm}^2$

KI-Training-Effizienz

$T_{\text{training}} \propto \frac{N_{\text{params}} \cdot D_{\text{tokens}}}{P_{\text{compute}} \cdot \eta_{\text{utilization}}}$

Huawei zielt auf $\eta_{\text{utilization}}$ — und erreicht >90 % auf CloudMatrix für MoE vs. Branchendurchschnitt 40–60 %.

Anhang B: Glossar

Begriff	Definition
τ (Tau)	Zeitkonstante — charakteristische Zeit für die Signalausbreitung durch ein elektronisches System
LogicFolding	3D-Chip-Architektur, die Schaltungsebenen vertikal stapelt, um Signalwege zu verkürzen
UnifiedBus (灵衢)	Einheitliches Rechenzentrums-Interconnect-Protokoll, das PCIe/NVLink/InfiniBand ersetzt
CANN	Compute Architecture for Neural Networks — Huaweis KI-Software-Stack
CUNN	CUDA-zu-CANN-Migrationsschicht für PyTorch-Modelle auf Ascend
CloudMatrix	Huaweis KI-Supercomputer-Architektur mit Ascend NPUs
SMIC N+2	SMICs 7nm-Klasse-Prozess mit DUV-Lithografie
HBM	High Bandwidth Memory — 3D-gestapeltes DRAM für KI-Beschleuniger
MoE	Mixture of Experts — neuronale Netzwerkarchitektur mit bedingter Berechnung
EUV	Extreme Ultraviolet Lithography — fortschrittlichste Chip-Strukturierungstechnologie

Referenzen

He Tingbo, “A Time Scaling Theory for Multi-Layer Electronic Systems,” IEEE ISCAS 2026, Shanghai.
Huawei Official Newsroom, “Huawei Announces Tau (τ) Scaling Law,” 25. Mai 2026.
Xinhua News Agency, “Huawei Unveils New Chip Design Approach,” 26. Mai 2026.
DeepSeek / Huawei Cloud, “Serving Large Language Models on Huawei CloudMatrix384,” 2025.
Morgan Stanley Research, “SMIC Advanced Node Yield Analysis,” September 2025.
US Bureau of Industry and Security, “Export Control Guidance on PRC Advanced Computing ICs,” 13. Mai 2025.
Hot Chips 31, “Huawei Da Vinci Architecture Deep Dive,” 2019.
Wall Street Journal, “Huawei Tests Ascend 910D as Nvidia Alternative,” April 2025.
21st Century Business Herald, “Huawei Tau Law Analysis,” 25. Mai 2026.
Futurum Group Research, “Does Huawei’s Tau Scaling Law Challenge Logic Leadership?” 26. Mai 2026.

Zusammengestellt aus IEEE-Publikationen, offiziellen Huawei-Offenlegungen, Xinhua-Berichten, Finanzanalysten-Recherchen und technischer Dokumentation. Leistungswerte sind bestverfügbare Schätzungen; tatsächliche Ergebnisse variieren je nach Bereitstellung.

Zuletzt aktualisiert: 28. Mai 2026